台积电2022年量产3nm芯片 正在建设2nm研发中心

尽管如此，台积电仍然未放慢其创新的步伐，计划在2022年开始量产3nm芯片，而其竞争对手英特尔计划在2022年末或2023年初推出其7nm技术。

台积电先进制程

与N7相比，台积电5nm N5 工艺采用了EUV技术，具有完整的节点扩展优势。台积电称，在相同功率下，N5工艺的性能比N7提高了15%，功耗消耗降低30%，逻辑密度提高1.8倍。

此外，N5的缺陷密度学习曲线比N7快，这就意味着其5nm工艺节点将比其上一节点更快地达到更高的良率。

台积电还为高性能应用开发了增强型N5P节点，计划于2021年投入使用，与N5相比，在功率相同的情况下，N5P的性能提升了5%，功耗降低10%。

Ampere Computing的创始人兼首席执行官Renee Jones在此次研讨会上表示，已经有很多公司使用该N5工艺制造下一代服务器芯片，这意味着台积电已克服大部分5nm工艺节点中的设计和制造障碍。

台积电表示，其5nm芯片将在Fab 18进行生产，这是台积电的第四家超大晶圆厂（Gigafab）和首家5nm晶圆厂。Fab 18自2018年破土动工，一年之后开始迁入1300多套晶圆厂工具，耗时8个月。Fab 18于2020年第二季度开始量产N5，并计划每年处理大约1百万个12英寸晶圆。

由于台积电5nm N4节点与在N5节点上的IP兼容，因此N4节点生产可提供直接迁移，不过在其性能、功率和密度上都未透露更多细节，但可以知道 N4需要的掩膜层更少。台积电计划在2021年第四季度开始N4风险生产，并在2022年实现量产。

该公司还表示，其3nm N3节点将于2021年开始风险量产，并在2022年下半年大批量生产，此节点可提供比N5更完整的扩展能力，性能提升10-15%，功耗降低25-30%，密度提高70%。该工艺节点继续使用FinFET架构，SRAM密度增加20%，模拟密度增加10%。

对于7nm工艺节点，台积电再次宣称要在该节点上达到10亿颗出货量，该节点目前已有140多种设计，计划在年底之前推出200款设计。

3nm之后，寻求先进技术和新材料

在3nm以下的工艺制程中，台积电也在努力定义并做出突破。在研讨会上，台积电分享了一些行业进步，但未透露具体的技术细节。台积电将纳米片和纳米线列为先进技术，并将新材料（例如高迁移率通道、2D晶体管和碳纳米管）列为研究对象。

台积电在纳米片技术方面拥有超过15年的经验，并已证明其可以生产工作在0.46V的32Mb纳米片SRAM器件。台积电还确定了集中适用于2D的非硅材料，这些材料可以将沟道厚度缩小代1nm以下。此外，台积电还同碳纳米管器件公司展开合作。

在研发方面，台积电持续加大投入，仅在2019年就投入了29.6亿美元。另外在台积电高级副总裁Kevin zhang在预先录制的视频中表示，将在公司总部附件建立了一个新的研发中心，配备8000名工程师，该研发中心将专注于研究2nm芯片等产品，预计在2021年完成第一阶段建设。

整合先进封装技术，命名为台积电3D Fabric

台积电认为，先进的封装技术是进一步实现密度扩展的关键，而3D封装技术则是最佳的发展方向，业界内的其他公司持同样的态度，

本月中旬，三星向外界展示了其3D封装技术，并计划在明年同台积电在芯片封装方面展开竞争。据报道，三星的3D封装技术名为“eXtended-Cube” ，简称“X-Cube”，是一种利用垂直电气连接的封装解决方案，允许多层超薄叠加，利用直通硅通孔技术来打造逻辑半导体，目前已经能用于7nm制程工艺。

台积电CoWoS封装技术

相比而言，台积电在晶圆级封装方面已经拥有强大的3D封装技术组合，例如CoWoS、InFO、CoW、WoW等。台积电目前正将这些技术整合为“台积电3D Fabric”， 将小芯片、高带宽内存和专用IP组合在一起构成异构封装，这似乎也是其3D封装技术的品牌计划。

台积电将3D Fabric框架与SoIC组（CoW和WoW）下的前端3D堆叠技术相结合，并将后端3D堆叠技术与InFo和CoWoS子组相结合，这些技术的集合支持多种封装选项。此外，台积电也已开发出新的LSI（本地SI互连）变体的InFo和CoWoS封装。